регистрация /  вход

Особенности построения цифровых узлов средств отображения информации (стр. 1 из 2)

КОНТРОЛЬНАЯ РАБОТА ПО ТЕМЕ:

Особенности построения цифровых узлов СОИ


1. Буферные запоминающие устройства буквенно-цифровых СОИ

Буферные запоминающие устройства (БЗУ) выполняют как модули ОЗУ с произвольной выборкой на основе полупроводниковых накопителей – БИС ОЗУ НК , объединяемых в прямоугольную матрицу из mC рядов по mP БИС в каждом ряду. Такая организация обеспечивает требуемые число ячеек памяти ЗУ NЗУ и их разрядность nЗУ . В модуль ЗУ входят также схемы согласования выходных и входных информационных и адресных сигналов и схема дешифратора адреса.

Требуемая разрядность nЗУ БЗУ и число ячеек памяти NЗУ определяется в соответствии с выражениями

nЗУ = nа ; NЗУ = NЗНС * NТС ,

а информационная емкость -

CБЗУ = NЗУ * nЗУ .

Требуемое быстродействие (разрешающая способность) определяется исходя из требуемого времени выборки относительно адреса:

tА £bГ (1 - aС ) / (NЗНТС fС ) – tвПЗУ – tDCrA - tD СОГЛ ,

где tвПЗУ - время выборки ПЗУ знакогенератора; tDCrA и tD СОГЛ - время задержки в счетчике адреса и согласующих схем.

Выбор типа БИС ОЗУ из выпускаемых промышленностью определяется требуемым быстродействием и информационной емкостью БЗУ. Разрядность накопителя nНК должна быть кратна разрядности БЗУ nЗУ . Коэффициент кратности определяет число БИС ОЗУ НК mP в ряду матрицы накопителей и должно быть целочисленным:


nНК = nЗУ / mP .

Аналогичные условия накладываются относительно числа ячеек памяти накопителя NНК :

NНК = NЗУ / mСТ .

Тогда общее количество БИС ОЗУ НК , входящих в модуль ЗУ

m = mP * mСТ .

При mP ¹ 1 и mС ¹ 1 организуют ЗУ (форматирование информационных входных и выходных цепей модуля), объединяя все одноименные информационные входы Di и выходы Qi mC БИС входящих в один столбец матрицы накопителей. Объединение информационных входов осуществляют непосредственно, объединение же информационных входов зависит от типа выходных цепей БИС: для БИС с ТТЛ-выходами объединение производят с помощью логической схемы “ИЛИ”; выходы с открытым коллектором объединяют по схеме “монтажного ИЛИ”; выходы БИС с высокоимпедансным состоянием объединяют непосредственно (рекомендуется применять).

Адресацию ячеек памяти организуют по двухкоординатному принципу – выбор ряда матрицы накопителей осуществляется по входам выбора микросхем ВК (вход обеспечения высокоимпедансного состояния), выбор же ячеек памяти в ряду – по адресным входам БИС, объединяя одноименные адресные разряды. При этом из k = ]log2 NЗУ [ адресных разрядов модуля ЗУ k1 = ] log2 NНК [ разряд выделяют для адресации ячеек памяти в пределах одного ряда матрицы накопителей, а k2 = k – k1 старших разрядов - для адресации рядов матрицы. Для реализации последней применяют дешифратор k2 - разрядного кода в унитарный десятичный код. Каждый выход дешифратора подключают к объединенным входам выбора микросхем ВК одного ряда накопителей. Для реализации последней применяют дешифратор k2 – разрядного кода (дешифратор двоичного кода в унитарный десятичный). Каждый выход дешифратора подключается к объединенным входам ВК одного ряда матрицы накопителей

Чтобы определиться с требуемой нагрузочной способностью микросхем определяют токи и емкость нагрузки:

по информационным входам –

,

где

и
- входные токи при “0” и “1” на одном информационном входе ИМС; С1вх - входная емкость по одному входу; С0вх - паразитная входная емкость, включая монтажную;

по информационным выходам БИС ОЗУ НК с высокоимпедансным состоянием

Приведем пример функциональной схемы модуля БЗУ емкостью 3Кх8, построенного с использованием БИС ОЗУ НК емкостью 1Кх4 (рис. 1). Здесь разрядность кода знака – 8, разрядность адреса – 12, mСТ = 3, mP = 2, k1 = 10, k2 = 2. Заметим, что для сокращения числа выводов следует использовать ОЗУ с двунаправленными информационными шинами вход/выход, коммутируемыми сигналом Зп/Чт.


2. Вспомогательное буферное запоминающее устройство телевизионных графических СОИ

Как было показано при рассмотрении структурной схемы полнографического СОИ телевизионного типа, ВБЗУ должно иметь большую информационную емкость, определяемую числом точек дискретизации информационного поля, и высокое быстродействие.

В связи с этим для построения модуля ВБЗУ широко используют БИС ОЗУ НК динамического типа, обладающие максимальной информационной плотностью на кристалл при низкой удельной стоимости на бит информации. К сожалению выпускаемые БИС этого типа имеют небольшую информационную емкость до 1Мбит (в основном до 256 Кбит). Время выборки tв БИС МДП‑технологии в пределах 100-200 нс. Недостатком динамических ОЗУ является необходимость организации процесса регенерации содержимого памяти в связи с ограниченным сроком хранения информации в этих ИМС. Обычно период регенерации £ 2мс.

Время выборки ВБЗУ относительно адреса БИС ОЗУ при непосредственном съеме информации в канал формирования видеосигналов должно быть tв £ ТЭ . Это условие выполняется при относительно небольшом числе ЭО в строке. Поэтому при большом числе точек организуют параллельный вывод информации, в связи с чем разрядность ячейки памяти ВБЗУ в режиме записи nВБЗУ W и в режиме чтения nВБЗУ R будут различны:

nВБЗУ R ³nВБЗУ W * mR ,

где mR - коэффициент увеличения разрядности ВБЗУ при чтении:

mR ³ tв ВБЗУ / (ТЭ - tDRG ),

где tDRG - время задержки в выходном регистре ВБЗУ.

В то же время запись информации в ВБЗУ производится побитно для черно-белого изображения или с разрядностью nВБЗУ W при кодировании признаков цветности или градации яркости.

Следовательно, ВБЗУ строится по принципу памяти с переменной организацией. При записи -

CВБЗУ W = NВБЗУ W * nВБЗУ W ;

при чтении

CВБЗУ R = NВБЗУ R * nВБЗУ R .


При сохранении постоянной информационной емкости ВБЗУ в обоих режимах изменение разрядности ячеек памяти приводит к изменению их числа [приравнять (в) и (с) и учесть (а)]:

NВБЗУ R = NВБЗУ W / mR .

При синтезе модуля ВБЗУ из БИС ОЗУ НК емкостью

CНК = NНК * nНК ,

где NНК и nНК - число ячеек памяти накопителя и их разрядность, число ИМС, требуемых для наращивания разрядности

mP = ]nВБЗУ R / nНК [,

а число рядов матрицы накопителей, необходимое для наращивания объема ВБЗУ с целью получения требуемого количества NВБЗУ ячеек памяти

mСТ = ]NВБЗУ R / NНК [.

Информация с выхода модульного БИС ОЗУ представлена nВБЗУ R - разрядным параллельным кодом. Для преобразования ее в импульсы яркостной модуляции (последовательный код) применяют комбинированный регистр (параллельный ввод – последовательный вывод). При этом частота сдвига определяется fТГ , а цикличность преобразования (частота поступления сигналов Зп/Чт) –

fЗп/Чт = fТГ / mP .


В большинстве динамических ЗУ регенерация осуществляется при обращении (записи или считывании) по строке (столбцу). Это означает, что регенерируется содержимое всех ячеек памяти, находящихся в одной строке (столбце) с адресуемой.

При регенерации телевизионного изображения осуществляется последовательное считывание содержимого ВБЗУ по строкам. Обращение ко всем NЭС элементам одной строки ВБЗУ при квадратной матрице происходит за период регенерации памяти

Трег = ТС mP Ö(NНК ) / NЭС .

В качестве примера составим структурную схему модуля ВБЗУ для полнографического СОИ телевизионного типа при NЭС = NЭВ = 512, bТ = 0.75, bВ = 0.9, a0 = 0.18, изображение строится без полутонов, т.е. NАП = 2.

Тогда

nВБЗУ W = ]log2 NАП [ = ]log2 2 [ = 1;

CВБЗУ W = NЭС * NЭВ * nВБЗУ W = 512 * 512 * 1 = 256Kx1.

Принимая информационную емкость БИС ОЗУ НК 64Кх1 с временем выборки tв £ 120 нс, имеем

ТЭ = bГ (1 - aС ) / (NЭС fС ) = 0.82 * 0.75 / (512 * 15625) = 77 нс;

при tDRG £ 30 нс

mR ³ 120 / (77 – 30) = 3 » 4;

nВБЗУ R ³ nВБЗУ W * mR = 1 * 4 = 4;

mP = ] nВБЗУ R / nНК [ = ] 4 / 1 [ = 4;


NВБЗУ R = NВБЗУ W / mR = 256K / 4 = 64K;

mC = ] NВБЗУ R / NНК [ = ] 64K / 64K [ = 1.

На основании полученных результатов построим функциональную схему ВБЗУ. При этом будем иметь ввиду, что требуемую емкость ВБЗУ для записи (256Кх1) следует нарастить из четырех БИС ОЗУ НК . Запись информации будет происходить поочередно в одноименные ячейки памяти (с одинаковым адресом) каждый ИМС. Для этого младшие разряды А1 и А2 счетчика адреса записи CrABXвозможно подавать на вход дешифратора DC двоичного кода в унитарный десятичный, а выбор ИМС – осуществить по входу “ВК” (выбор кристалла). Остальные адресные разряды счетчиков CrABX и CrABY (выходы соответствующих мультиплексоров MSX и MSY) подадим на объединенные адресные входы БИС. Информационные входы БИС объединим и подключим к выходу Q ГВ.