Розробка алгоритму роботи спеціалізованого обчислювача (стр. 5 из 9)
Малюнок 2.3 - Структура мікросхеми K9K4G08U0M
Адреса K9K4G08U0M мультиплексирован на 8 висновків (таблиця 2.1). Така схема істотно зменшує число висновків і допускає подальше підвищення щільності зі збереженням погодженості на системній платі. Команди, адреса й дані записуються через входи/виходи перекладом WE у низький рівень при низькому рівні на вході РЄ. Дані зберігаються по фронті сигналу WE. Сигнали дозвіл запису команди (CLE) і дозвіл запису команди адреси (ALE) використовуються для націлити команд і адреси відповідно із прихожих на входи/виходи даних. Деякі команди вимагають одного шинного циклу, наприклад, команда скидання, команда читання стану й т.д. Для інших команд, таких як читання сторінки, стирання блоку й запис сторінки, необхідно 2 цикли: один на установку й іншої - на виконання команди. 512 Мбайт фізичного об'єму вимагають 30-розрядної адреси, таким чином, необхідно 5 циклів запису адреси: 2 цикли для адресації по стовпцях (Column) і 3 цикли для адресації по рядках (Row).
Таблиця 2.1 – Адресація мікросхеми K9K4G08U0M
Для операції читання й запису сторінки так само необхідні 5 циклів запису адреси, що випливають за потрібною командою. Однак для операції стирання блоку потрібно всього 3 цикли запису адреси (адреса сторінки). Операції із пристроєм вибираються записом спеціальних команд у командний регістр (таблиця 2.2).
Таблиця 2.2 – Список команд мікросхеми K9K4G08U0M
| Функція | 1 цикл | 2 цикл | Позачергова команда |
| Читання | 00h | 30h | |
| Читання для перезапису | 00h | 35h | |
| Читання сигнатури | 90h | - | |
| Скидання | FFh | - | V |
| Запис на сторінку | 80h | 10h | |
| Запис у кеш | 80h | 15h | |
| Перезапис | 85h | 10h | |
| Стирання блоку | 60h | D0h | |
| Довільне уведення даних* | 85h | - | |
| Довільний висновок даних* | 05h | E0h | |
| Читання статусу | 70h | - | V |
* Довільне уведення/висновок даних можливий у межах 1 сторінки.
Прискорити запис даних можна за допомогою кеш-регістра об'ємом 2112 байт. Запис у кеш-регістр може бути зроблена під час перезапису даних з регістра даних у комірки пам'яті (під час програмування). Після закінчення програмування, при наявності даних у кеш регістрі, внутрішній контролер мікросхеми перепише дані з кеш-регістра в регістр даних і почне запис нової сторінки.
Пристрій реалізує функцію автоматичного читання при включенні живлення, що забезпечує послідовний доступ до даних першої сторінки після включення живлення без уведення команди й адреси.
На додаток до розширеної архітектури й інтерфейсу пристрій включає функцію резервного копіювання даних з однієї сторінки на іншу без використання зовнішньої буферної пам'яті. Так як трудомісткі цикли послідовного доступу й уведення даних виключені, то продуктивність системи для застосування в напівпровідникових дисках значно поліпшена.
Пристрій може містити неприпустимі блоки при першому використанні. Під час використання мікросхеми кількість неприпустимих блоків може зрости. Неприпустимі блоки - це блоки, які містять 1 або більш споконвічно непрацездатних битов, надійність яких не гарантується компанією Samsung. Пристрою з неприпустимими блоками мають той же рівень якості й ті ж динамічні й статичні характеристики, як і пристрою без таких блоків. Неприпустимі блоки не впливають на роботу нормальних блоків, тому що вони ізольовані від розрядної шини й загальної шини живлення транзистором вибору. Система спроектована таким чином, що в неприпустимих блоків блокуються адреси. Відповідно, до некоректних биток попросту немає доступу. Перший блок, що поміщається в 00-й адреса, повинен використовуватися для зберігання завантажувальної інформації. SAMSUNG запевняє, що він буде гарантовано припустимим, не потребуючим виправлення помилок протягом 1 К циклів запису/читання.
Споконвічний уміст всіх осередків мікросхеми стерте (FFh), за винятком осередків, де зберігається інформація про неприпустимі блоки, записана до цього. Допустимість блоку визначається 1-ым байтом запасного простору. Samsung запевняє, що 1 або 2 сторінка кожного неприпустимого блоку за адресою стовпця 2048 містить дані, що відрізняються від FFh. Тому що інформація про неприпустимі блоки є що стирається, то в більшості випадків стирання її неможливо відновити. Тому, у системі повинен бути закладений алгоритм, здатний створити таблицю неприпустимих блоків, захищену від стирання й засновану на первісній інформації про браковані блоки. Будь-яке навмисне стирання інформації про неприпустимі блоки заборонено.
Отже є ймовірність виходу з ладу блоків мікросхеми під час експлуатації системи, що може привести до втрати інформації. Для підвищення надійності зберігання інформації варто збільшити об'єм основний накопичувач у два рази до 8 Гб.
3. Розробка принципової електричної схеми
У процесі розробки ПЭС необхідно зіставити вузлам функціональної схеми їхні електричні еквіваленти. Розділимо процес розробки принципової схеми системи на п'ять етапів:
- мікросхема ПЛИС зі схемою завантаження;
- мікроконтролер AT89C5131 і USB інтерфейс;
- мікросхема годин реального часу і її живлення;
- накопичувач, підвищення швидкодії його роботи;
- швидка проміжна пам'ять.
3.1 Мікросхема ПЛИС зі схемою завантаження
При реалізації функціональних блоків у ПЛИС процес розробки ПЭС зводиться до виділення необхідних зовнішніх ліній зв'язку й формування ланцюгів завантаження ПЛИС. У таблиці 3.1 наведені зовнішні зв'язки, згруповані по функціональній ознаці, які будуть підключені до користувальницьких висновків ПЛИС.
Таблиця 3.1 - Перелік необхідних користувальницьких контактів мікросхеми ПЛИС
| Сигнал | Функція |
| ГРУПА КЕРУЮЧОГО КОНТРОЛЕРА | |
| AD[7..0] | Двунаправлена шина даних і адреси (молодший байт) контролера |
| A[15..8] | Шина адреси (старший байт) |
| RST | Сигнал скидання контролера |
| RD | Сигнал читання даних (від контролера) |
| CLK_PR | Тактова частота контролера |
| WR | Сигнал запису даних (від контролера) |
| T0 | Вхід зовнішньої частоти таймера 0 |
| T1 | Вхід зовнішньої частоти таймера 1 |
| INT0 | Зовнішнє переривання 0 |
| INT1 | Зовнішнє переривання 1 |
| PSEN | Сигнал для перекладу в режим програмування |
| ALE | Сигнал дозволу запису адреси від контролера |
| EA | Сигнал дозволу зовнішнього доступу |
| ГРУПА ФЛЕШ | |
| ND[7..0] | Двунаправленная шина адреси, даних, команд. |
| NCE[15..0] | Сигнали вибору однієї з 16 мікросхем Flash |
| RBN[3..0] | Сигнали Вільний/Зайнятий від 4 банків Flash |
| WP[3..0] | Сигнали дозволу запису в 4 банки Flash |
| NWE | Сигнал запису в Flash |
| NRE | Сигнал читання даних Flash |
| NALE | Строб адреси Flash |
| NCLE | Строб команди Flash |
| ГРУПА ШВИДКІСНОЇ БУФЕРНОЇ ПАМ'ЯТІ (КЕШ) | |
| ERA[18..0] | Шина адреси КЕШ |
| ERD[7..0] | Двунаправленная шина даних КЕШ |
| ERCS | Сигнал вибору КЕШ |
| ERWE | Сигнал запису КЕШ |
| EROE | Сигнал читання КЕШ |
| ГРУПА ГОДИН | |
| DTM0 | Двунаправлений висновок даних |
| DTM1 | Сигнал вхідних, вихідних даних |
| DTM2 | Сигнал запису даних |
| DTM3 | Сигнал вибірки мікросхеми |
| ГРУПА LINK | |
| LN[7..0] | Шина даних |
| LN8 | Вихідний сигнал «ДАНІ ПРИЙНЯТІ» |
| LN9 | Вхідний сигнал «ДАНІ ГОТОВІ» |
| LN10 | Вхідний сигнал запиту на захоплення шини |
| LN11 | Вихідний сигнал дозволу захоплення шини |
| LN12 | Вхідний сигнал роботи керуючого порту |
| ГРУПА «РІЗНЕ» | |
| RESERV[9..0] | Резервна шина |
| LED[2..0] | Індикатори |
Для забезпечення лихословити ПЛИС сполучимо дві стандартні схеми лихословити, рекомендовані фірмою виробником (ALTERA). Перша схема конфігурації ( JTAG-Ланцюжок) дозволяє незалежно завантажувати прошивання в конфігураційну мікросхему й ПЛИС. Вона використовується на етапі настроювання, перевірки й лихословити завантажувальної пам'яті. Другий ланцюжок (режим пасивної послідовної конфігурації) використовується в штатній роботі осередку. При включенні живлення при її допомозі інформація з конфігураційної мікросхеми листується в ПЛИС.
Елементи D1, D2 утворять JTAG-Ланцюжок, організований для завантаження елементів у системі. Крім того JTAG, будучи стандартом периферійного сканування, дозволяє здійснювати перевірку (верифікацію) завантаженої конфігурації ПЛИС і конфігураційного ПЗУ. Схема включення даних елементів підкоряється схемі функціонування JTAG-Ланцюжка /3/ (малюнок 3.1).
Малюнок 3.1 - Схема функціонування JTAG-Ланцюжка
Всі резистори схеми функціонування JTAG-Ланцюжка обрані номіналом 1 кому, відповідно до рекомендації фірми ALTERA.
На малюнку 3.2 представлена схема для пасивної послідовної конфігурації.
Малюнок 3.2 - Схема для пасивної послідовної конфігурації
Всі резистори схеми для пасивної послідовної конфігурації (малюнок 3.2) обрані номіналом 1 кому, відповідно до рекомендації фірми ALTERA.
Характеристики висновків лихословити наведені в таблиці 3.2.