Микропроцессорный контроллер электропривода постоянного тока (стр. 2 из 4)
-
- чтение из памяти.Сигналы ПМ и
, ("Выдача") в логической схеме используются для стробирования управляющих сигналов.Схема подключения СГ к ЦП стандартная. Кварцевый резонатор BQ 1 обеспечивает возбуждение генератора. Интегрирующая цепочка RC служит для первоначального сброса СГ и ЦП при включении питания, а кнопка SB1 - для принудительного сброса. На входе "Готовность" ГT присутствует уровень лог.1, т.к. предполагается, что быстродействие ЗУ и ВУ соизмеримо с быстродействием ЦП.
4. Проектирование блока запоминающих устройств
Согласно заданию блок ЦП состоит из следующих устройств:
- Центральный процессор КР580 ВМ80
- Системный генератор КР580 ГФ24
- Буфер шины адреса КР589 АП16
- Буфер шины данных КР580 ВК28
Рассмотрим подробно работу блока ЦП.
Главным элементом блока ЦП является микропроцессор. Он подключен по стандартной схеме к системному генератору. Кварцевый резонатор BQ1 обеспечивает возбуждение генератора. Интегрирующая цепочка RC обеспечивает первоначальный сброс системного генератора и микропроцессора при включении питания. Кнопка SB1 предназначена для принудительного сброса. На вход генератора «Готовность» подается лог. 1, так как предполагается, что быстродействие ЗУ и ВУ сопоставимы с быстродействием ЦП. Работа ЦП представляет собой последовательное циклическое выполнение набора инструкций. Во время машинного цикла процессор может производить чтение/запись ЗУ, чтение/запись ВУ (внешних устройств) и др. Действия микропроцессора определяют значение разрядов т.н. восьмиразрядного словосостояния ЦП. По сигналу «Строб состояния» от системного генератора словосостояние ЦП записывается в микросхему системного контролера, выполняющего в данном микроконтроллере функцию буфера шины данных, где и хранится до окончания машинного цикла. Системный контроллер объединяет в себе буфер шины данных и логическую схему управления им. Для нормального функционирования микроконтроллера шина адреса также буферизируется с помощью микросхем буфера шины адреса (БША). Включение БША должно быть таким, чтобы все 16 разрядов шины адреса передавались с его входа на выход, поэтому данный БША состоит из двух микросхем, включенных параллельно.
По заданию требуется спроектировать блок ЗУ со следующими параметрами:
- объем ОЗУ 4 Кб
- организация микросхем ОЗУ 4 Кбx1
- объем ПЗУ 4 Кб
- организация микросхем ПЗУ 1Кбx4
Это означает, что ОЗУ должно иметь 4 Кб при использовании микросхем, позволяющих хранить 4 Кб одноразрядных слов. Соответственно и для ПЗУ.
Блок ЗУ организуется по страничному принципу. Для хранения в ОЗУ 4 Кбайта необходимо 8 микросхем с организацией 4 Кбx1. Для адресации микросхем ОЗУ используются разряды А0-А11 ША.
Соответственно ПЗУ будет состоять из четырех страниц, которые будут организованы на двух микросхемах. Для адресации микросхем ПЗУ используются разряды А0-А9 ША.
Выбор той или иной страницы памяти производит адресный дешифратор. Для его разработки составим таблицу адресов ЗУ:
| А | А | А | А | А | А | А | А | А | А | А | А | А | А | А | А | Адрес | № | ЗУ |
| 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | стр. | ||
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | Нач. адр.0000 | 0 | |
| 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | Кон.адр.0FFF | ||
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | Нач. адр.1000 | 0 | ПЗУ |
| 0 | 0 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | Кон. адр.13FF | ||
| 0 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | Нач. адр.1400 | 1 | |
| 0 | 0 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | Кон. адр.17FF | ||
| 0 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | Нач. адр.1800 | 3 | |
| 0 | 0 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | Кон. адр.1BFF | ||
| 0 | 0 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | Нач. адр.1C00 | 4 | |
| 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | Кон. адр.1FFF |
На вход разрешения дешифрации подаются сигналы ЧтП и ЗпП, объединенные по «И». В этом случае дешифрация номеров страниц ЗУ будет осуществляться лишь при обращении к ЗУ.
Сформированные сигналы «Выбор страницы» поступают на входы «выбор микросхемы» каждой страницы ЗУ. При наличии 0 на этом входе микросхема ЗУ выводится из высокоимпедансного состояния и, если это схема ПЗУ, то её выход подключается к ШД, на которую поступают данные выбранные по адресу в соответствии с состоянием разрядов А0-А9.
На микросхемы ОЗУ кроме того необходимо подать сигнал Чт\Зп . Если на этот вход подается 1, то осуществляется запись байта данных с ШД в ячейку с адресом в разрядах А0-А11 и, если подается 0 – считывание в ШД из этой ячейки. Данный режим работы обеспечивается подачей сигнала ЗпП на вход W\R каждой микросхемы памяти.
5. Проектирование интерфейсного модуля
В состав интерфейсного модуля (рис. 3) входят следующие блоки:
- адресный дешифратор (ДШ);
- регистр цифро-аналогового преобразователя (RG ЦАП);
- регистр аналого-цифрового преобразователя (RG АЦП);
- регистр вектора прерывания (RG ВП);
- триггер "Сбой" (Тг СБ);
- триггер "Готовность" (Тг ГОТ);
- буфер-формирователь (BF);
- блоки оптронной развязки (БОР).
Адресный дешифратор производит выбор порта (регистра или триггера) с которым производится обмен информацией путем дешифрации его адреса, поступившего с ША. По сигналу, поступающему с ДШ, производится либо синхронизация вводимой информации в порт , либо вывод выходов порта из высокоимпедасного состояния при чтении содержимого портов.
Регистр ЦАП служит для хранения цифрового эквивалента управляющего напряжения для его последующего преобразования в аналоговую вели чину в цифро-аналоговом преобразователе.
Регистр АЦП служит для приема и хранения цифрового эквивалента напряжения тахогенератора UТГ, после его преобразования в АЦП.
Регистр вектора прерывания хранит код команды RST. По сигналу "Чтение контроллера прерываний"
выходы регистра выводятся из высокоимпедансного состояния, что обеспечивает выдачу хранимого кода на ШД.Информационный вход триггера СБ подключается к одному из разрядов ШД. Синхронизация записи в триггер осуществляется сигналом с ДШ.
Запись информации в триггер ГОТ осуществляется внешними сигналами (информационным и синхронизирующим), поступающими с электропривода. Для того, чтобы не блокировать один из разрядов ШД состоянием триггера (0 или 1) выход триггера подключается к одному из разрядов ШД через буфер-формирователь (ВF), имеющий третье состояние. Вывод буфера из этого со стояния (подключение триггера к ШД) осуществляется сигналом с ДШ.
5.1 Разработка адресного дешифратора
Начальный адрес портов интерфейсного модуля – Е3 .
Тогда адреса остальных портов определяются соответственно – Е4, Е5 и Е6.
Представим адреса портов в двоичном коде:
А7…... A0 - разряды ША ;
1110 0011 - адрес RG ЦАП ( порт 1 ) ;
1110 0100 - адрес RG АЦП ( порт 2 ) ;
1110 0101 - адрес Тг СБ ( порт 3 ) ;
1110 0110 - адрес Тг ГОТ ( порт 4 ) .
Дешифрация, т.е. обращение к портам, будет иметь место только в том случае, если хотя бы один из сигналов ЧтВВ или ЗпВВ примет нулевой уровень (обращение к портам ввода/вывода).
5.2 Разработка регистра вектора прерывания
Структура команды RST , код которой хранит RG ВП, имеет следующий вид:
Д7............... Д0 - разряды ШД ;
1 1 x x x 1 1 1 - код команды .
где xxx - двоичный код вектора прерывания.
При четвертом векторе - 11101111. Учитывая, что логической 1 соответствует уровень напряжения > 2,4 В, а логическому 0 - уровень < 0.4 В входы регистра ( в соответствии с полученным кодом RST) подключают к питанию +5В или к нулевому проводу (Рис.4).
Рис.4
6. Разработка программного обеспечения
Разработка программного обеспечения включает в себя разработку подпрограммы пуска ЭД, подпрограммы обслуживания прерывания и распределение памяти.
6.1 Разработка подпрограммы пуска ЭД
Блок-схема подпрограммы пуска ЭД, реализующая алгоритм, представлен на рис. 5.
В начале подпрограммы необходимо разрешить микропроцессору обслуживание прерывания и установить указатель стека на выбранный адрес ОЗУ.
При программировании операции ввода состояния триггера ГТ необходимо предварительно установить соответствие между состоянием триггера (лог. 1 или 0) и состоянием электропривода ("готов или не готов").
В блоке 3 производится анализ состояния того разряда ШД , к которому подключен триггер ГT.