Перечислим все варианты составления связки из 3-х команд:
i1 || i2 || i3 - все команды исполняются паpаллельно
i1 & i2 || i3 - сначала i1, затем исполняются паpаллельно i2 и i3
i1 || i2 & i3 - паpаллельно исполняются i1 и i2, после них - i3
i1 & i2 & i3 - последовательно исполняются i1, i2, i3
Одна такая связка, состоящая из трех команд, соответствует набору из трех функциональных устройств процессора. Процессоры IA-64 могут содержать разное количество таких блоков, оставаясь при этом совместимыми по коду. Ведь благодаря тому, что в шаблоне указана зависимость и между связками, процессору с N одинаковыми блоками из трех функциональных устройства будет соответствовать командное слово из N*3 команд ( N связок ). Таким образом должна обеспечиваться масштабируемость IA-64. Несомненно, это красивая концепция. К сожалению, IA-64 присущи и некоторые недостатки.
· Tom R. Halfhill в статье журнала BYTE предполагает что без перекомпиляции код с одного процессора семейства IA-64 не будет эффективно исполняться на другом.
· Уже упомянутый Jerry Huck отметил, что в IA-64 можно произвольно (блоками по 3) увеличивать количество функциональных устройств, но при этом число регистров должно оставаться неизменным.
· Также Jerry Huck предупредил, что размер кода для IA-64 будет больше, чем для RISC процессоров, потому что на 3 команды IA-64 приходится 128 bit, а длина RISC команды обычно равна 32 bit, то есть, в 128 битах содержатся 4 команды RISC.
Вдобавок произошла путаница. На прошедшем во второй половине февраля 1998 года Форуме Разработчиков Intel ведущий инженер Carole Dulong сказала, что в такой архитектуре, как Merced, пропорция целочисленых, вещественных, специализированных устройств и устройств чтения/записи будет определяться сочетанием соответствующих команд в предполагаемом машинном коде. Тогда как на Микропроцессорном Форуме представители фирм Intel и HP объясняли, что процессоры семейства IA-64 будут содержать N одинаковых блоков по три функциональных устройства. Причем, можно предположить, что такой блок должен состоять из целочисленного устройства, устройства вещественной арифметики и устройства чтения/записи. Данные высказывания противоречат друг другу.
Кстати, EPIC удивительно напоминает архитектру VelociTI семейства сигнальных процессоров TMS320C6x фирмы Texas Instruments. Примером может служить TMS320C6201. В этом процессоре довольно много регистров - 32 регистра общего назначения. 8 функциональных устройств - это много даже по меркам современных процессоров общего назначения. Команды TMS320C6201 упаковываются во VLIW-слова, состоящие из 8 команд и шаблона. В шаблоне указаны зависимости между командами - явный параллелизм. За такт может исполниться до 8 команд. Все команды снабжены полем условия - предикация.
Помимо семейства IA-64 идут разработки еще нескольких универсальных процессоров с VLIW-подобной архитектурой.
Например, в России группой Эльбрус с 1992 года разрабатывается микропроцессор E2k (Эльбрус-2000). Научный руководитель группы Эльбрус член-корреспондент РАН Б.А. Бабаян утверждает, что отечественный E2k будет в два раза производительнее, чем McKinley (последователь Merced). По оценкам полученным на логической модели, производительность E2k составит 135 SPECint95 и 350 SPECfp95.
Еще примеры:
· В 1995 году была образована фирма Transmeta Ее руководителем является Dave Ditzel, который ранее, будучи сотрудником Sun, взаимодействовал с коллективом Эльбрус и имел доступ к информации по разрабатываемому E2k.
· Исследования VLIW в исследовательском центре IBM имени T.J. Watson начались в 1986.
Кроме этого, сейчас появляется все больше сигнальных и "медийных" процессоров с архитектурой VLIW.
Предикация
Предикация - способ обработки условных ветвлений. Суть этого способа - компилятор указывает, что обе ветви выполняются на процессоре параллельно. Ведь EPIC процессоры должны иметь много функциональных устройств.
Опишем предикацию более подробно.
Если в исходной программе встречается условное ветвление (по статистике - через каждые 6 команд), то команды из разных ветвей помечаются разными предикатными регистрами (команды имеют для этого предикатные поля), далее они выполняются совместно, но их результаты не записываются, пока значения предикатных регистров неопределены. Когда, наконец, вычисляется условие ветвления, предикатный регистр, соответствующий "правильной" ветви, устанавливается в 1, а другой - в 0. Перед записью результатов процессор будет проверять предикатное поле и записывать результаты только тех команд, предикатное поле которых содержит предикатный регистр, установленный в 1.
Техника, подобная предикации, используется в RISC процессорах архитектуры ARM от Advanced RISC Machines Ltd. (Cambridge, UK) начиная с первых ARM в 1980-х. Кстати, фирма Intel обладает лицензией фирмы Advanced RISC Machines на производство, продажу и модификацию микропроцессоров семейства StrongARM (разработан фирмой DEC, также обладавшей лицензией на ARM). В уже упомянутых сигнальных процессорах серии TMS320 все команды снабжены полем условия. Также и некоторые команды HP PA-RISC снабжены полем условия. В IBM POWER3 могут выполняться по предположению команды из обеих ветвей.
Описывая предикацию, представители Intel и HP ссылаются на исследовательскую работу A Comparison of Full and Partial Predicated Execution Support for ILP Processors, выполненную Scott A. Mahlke, Richard E. Hank, James E. McCormick, David I. August, и Wen-mei W. Hwu из исследовательской группы IMPACT университет штата Иллинойс. Работа опубликована в трудах 22-го Международного Симпозиума по Вычислительной Архитектуре, прошедшего в 1995 году. В настоящее время некоторые из авторов трудятся в лабораториях HP. В этой работе изучалось применение предикации на гипотетическом процессоре, содержащем 8 функциональных устройств. Было показано, что предикацию можно применить (в среднем) к половине условных ветвлений в программе.
К сожалению, Intel и HP не объяснили, как в процессорах семейства IA-64 будет обрабатываться оставшаяся половина условных ветвлений.
Современные же процессоры кроме предикации используют предсказание и исполнение по предположению. Кстати, RISC процессоры довольно часто правильно предсказывают ветвь - в 95% случаев.
Загрузка по предположению
Этот механизм предназначен снизить простои процессора, связанные с ожиданием выполнения команд загрузки из относительно медленной основной памяти.
Компилятор перемещает команды загрузки данных из памяти так, чтобы они выполнились как можно раньше. Следовательно, когда данные из памяти понадобятся какой-либо команде, процессор не будет простаивать. Перемещенные таким образом команды называются командами загрузки по предположению и помечаются особым образом. А непосредственно перед командой, использующей загружаемые по предположению данные, компилятор вставит команду проверки предположения. Если при выполнении загрузки по предположению возникнет исключительная ситуация, процессор сгенерирует исключение только когда встретит команду проверки предположения. Если, например, команда загрузки выносится из ветвления, а ветвь, из которой она вынесена, не запускается, возникшая исключительная ситуация проигнорируется.
Обычно для борьбы с зависимостью от медленной памяти в процессорах применяются кэши 2-х, 3-х уровней. Например HP PA-8500 содержит кэш 1-го уровня емкостью в 1.5 Mb.
Но, вдобавок к этому, например в процессорах Sun UltraSPARC (SPARC version 9), IBM POWER3 и HP PA-8xxx есть команды, указывающие процессору, что именно (данные и команды) загрузить в кэш 1-го уровня - это сильно напоминает загрузку по предположению.
Согласно заявлениям фирмы Intel, Merced достигнет наибольшей производительности в отрасли. Более точных оценок официально объявлено не было. Но затем фирма Intel анонсировала 32-разрядный Foster. Оказывается, он будет равен Merced в производительности на вещественных операциях. И даже последователь Merced, McKinley, будет медленнее, чем Foster в 32-разрядной целочисленной арифметике. Таким образом, фирма Intel сама себя опровергла. Merced не будет чемпионом по производительности.
Аналитики из MicroDesign Resources полагают, что производильность Merced с частотой 800 MHz на наборе команд IA-64 не превысит 45 SPECint95 и 70 SPECfp95, а на наборе команд x86 будет соответствовать Pentium с частотой 500 MHz. Производительность Pentium II на 450 MHz равна 17.2 SPECint95 и 12.9 SPECfp95. Получается, что при исполнении на Merced x86-кода производительность ухудшится в 3-5 раз.
Уже сейчас Compaq/DEC Alpha 21264 на частоте 500 MHz выдает 27.7 SPECint95 и 58.7 SPECfp95. На Alpha можно исполнять x86-код с помощью бинарного транслятора FX!32. Производительность при этом уменьшается в среднем в 3 раза.
Кстати, в 1997 году фиpма Intel закупила у DEC ряд лицензий, используемых в DEC Alpha. Intel была вынуждена сделать это, чтобы избежать судебного наказания за использование технологических решений DEC Alpha в своих продуктах. Веpоятно, ноу-хау DEC Alpha оказали существенное влияние и на будущий Merced.
Аналитик Tony Iams из D.H.Brown Association сообщает, что виденные им оценки производительности показывают, что UltraSPARC будет превосходить Merced в вещественной производительности, а целочисленная будет одинакова.
По оценкам, UltraSPARC-III на частоте 600MHz покажет около 35 SPECint95 и 60 SPECfp95.
В общем, считается, что конкурентами Merced станут DEC Alpha 21264, Sun UltraSPARC-III, IBM POWER3. Hо Alpha 21264 и POWER3 уже выпускаются, а выпуск UltraSPARC-III ожидается в 1999 году, тогда как Merced появится в 2000 году.
Разрядность
Merced станет в 2000 году пеpвым 64-pазpядным микропроцессором pазpаботки фиpмы Intel. Первый 64-разрядный микропроцессор общего назначения MIPS R4000 появился в 1992 году. Ныне MIPS широко используется в суперкомпьютерах, серверах, рабочих станциях и даже в игровых приставках (Nintendo и Sony). Также уже в течение нескольких лет шиpоко используются 64-pазpядные микропроцессоры общего назначения DEC Alpha (1992 год), PowerPC-620 (1994 год), Sun UltraSPARC (1995 год), HP PA-RISC 2.0 (1996 год). Более того, в процессоре UltraSPARC присутсвуют 128-разрядные регистры.