Арифметические устройства (стр. 2 из 3)

Рис. 15.12. Логическая схема полного вычитателя

Параллельный вычитатель

Чтобы построить параллельный вычитатель, нужно соединить друг с другом полувычитатели, по аналогии с построением параллельного сумматора (рис. 15.7). Рассмотрим схему 3-разрядного параллельного вычитателя, который обеспечивает вычитание двоичного числа

из двоичного числа (рис. 15.13).

Рис. 15.13. Структурная схема 3-разрядного параллельного вычитателя

Из рис. 15.13 видно, что выход

полувычитателя связан с вычитанием разряда двоек. В данной схеме выходы заема каждого вычитателя связаны со входами заема вычитателя старшего разряда.

Использование сумматоров для вычитания

В этом разделе рассмотрим возможность использования сумматоров для вычитания двоичных чисел. Решим пример на вычитание двоичного числа 0110 из числа 1010. Вычитание произведем по следующей схеме: сначала запишем вычитаемое в форме поразрядного дополнения до 1, а затем сложим с уменьшаемым. Дополнение до 1 означает замену 1 на 0 и 0 на 1 во всех разрядах вычитаемого. В результате сложения получим промежуточный результат. Далее осуществляем циклический перенос старшего разряда в разряд единиц и складываем с полученным остатком промежуточной суммы. В результате получается разность исходных двоичных чисел. Эта схема вычисления проиллюстрировала на (рис. 15.14).

Рис. 15.14. Пример вычитания двоичных чисел

В результате решения предложенного примера получим двоичное число 100.

Рассмотренный способ вычитания используется в сумматорах для вычитания. Рассмотрим схему 3-разрядного параллельного вычитателя, который построен на трех полных сумматорах и трех инверторах (рис. 15.15).

Рис. 15.15. Структурная схема вычитателя с использованием полных сумматоров

Инверторы обеспечивают преобразования двоичного числа

в форму дополнения до 1. Сумматоры складывают двоичные числа и . Циклический перенос осуществляется с выхода сумматора старшего разряда на вход сумматора единиц. Разность двоичных чисел отображается на выходном индикаторе.

Рассмотрим схему, которая позволяет производить операции и сложения и вычитания двоичных чисел (рис. 15.16).

Рис. 15.16. Структурная схема 3-разрядного сумматора вычитателя

В схеме используются 3 логических элемента исключающее ИЛИ. При подаче логического 0 на вход элемента исключающее ИЛИ информационные биты каждого разряда двоичного числа

проходом через этот элемент без инверсии и происходит сложение двух чисел : и . Логический 0, кроме этого блокирует цепь циклического переноса, т. к. 0 поступает на один из входов элемента И (рис. 15.16). В данном случае схема работает как 3-разрядный двоичный сумматор.

Для того, чтобы схема работала как 3-разрядный вычитатель нужно на управляющий вход подать логическую 1. В этом случае элементы исключающее ИЛИ работают как инверторы и на входах сумматоров получим

. Кроме этого, логическая 1 открывает логический элемент И, в результате чего, сигнал с выхода последнего сумматора поступает по цепи циклического переноса на вход сумматора единиц. На выходном индикаторе отобразится разность двух двоичных чисел.

Суммирующее устройство последовательного действия

В параллельном сумматоре для каждого двоичного разряда нужен отдельный полный сумматор. При другом способе сложения последовательном, требуется только один полный сумматор. На рис. 15.17 показан принцип работы сумматора последовательного действия, которая помимо полного сумматора включает два регистра сдвига (А и В) и регистр суммы. Регистры сдвига А и В связаны со входами А и В полного сумматора.

Рис. 15.17. Принцип работы суммирующего устройства последовательного действия

Процесс последовательного суммирования состоит из нескольких шагов, которые отображены на рис. 15.17. На первом шаге регистры А и В загружаются двоичными числами

и . С приходом первого тактового импульса складываются значения разряда единиц ( и ) и сумма заносится в выходной регистр, который связан с выходом У полного сумматора. С приходом второго тактового импульса складываются

значения разряда двоек (

и ) и перенос, который поступает на вход сумматора от триггера–задержки. Результат заносится в выходной регистр, при этом предыдущая сумма сдвигается вправо. С приходом третьего тактового импульса происходит сложение и переноса . Результат помещается в выходной регистр. Таким образом после трех тактовых импульсов в регистре суммы находится результат – двоичное число . Следует заметить, что в данной схеме тактовые входы всех регистров (двух входных и выходного) и триггера с задержкой связаны между собой. Кроме этого, в каждый момент времени складываются только два бита информации. Для сложения двух 3-разрядных чисел следует использовать только три тактовых импульса, поскольку большее число импульсов приведет к сдвигу двоичного числа в регистре суммы и на индикаторе будет неверный результат.

Двоичное умножение

В двоичной системе счисления правила умножения очень просты. Они показаны на рис. 15.18.

Рис. 15.18. Правила двоичного умножения

Рассмотрим пример на умножение двоичных чисел 111 и 101 (рис. 15.19).

Рис. 15.19. Пример на двоичное сложение

Сначала множимое (111) умножается на значения разряда единиц множителя. В результате получается первое частичное произведение, равное 111. Затем множимое умножается на значение разряда двоек множителя, при этом младший разряд второго частичного произведения отбрасывается. На третьем этапе множимое умножается на значение разряда четверок множителя. В результате получается третье частичное произведение 11100, но записывается это число как 111. В конце, первое, второе и третье частичные произведения складываются.

На рис. 15.20 показан еще один пример на двоичное умножение.

Рис. 15.20. Пример на двоичное умножение

Рассмотрим способы, которыми можно реализовать умножение двоичных чисел. Первый способ умножения – это многократно повторяемая операция сложения. Рассмотрим пример. Допустим необходимо найти произведение десятичных чисел 6 и 4. Произведением этих чисел является число 24. Этот же результат можно получить, используя операцию сложения: 6+6+6+6=24. Таким образом, операцию умножения можно заменить многократным сложением.

Рассмотрим схему устройства, которое позволяет реализовать такой способ умножения (рис. 15.21).

Рис. 15.21. Структурная схема операции умножения с использованием многократно повторяемого сложения

Рассмотрим процесс умножения двоичного числа 110 (десятичное 6) на двоичное число 100 (десятичное 4). Число 110 загружается в регистр множимого. Множитель (100) содержится в вычитающем счетчике. Произведение накапливается в регистре произведения.

В табл. 15.5 показан пошаговый процесс умножения двоичных чисел.