Разработка структуры процессора на основе МПА с жесткой логикой (стр. 1 из 3)
СОДЕРЖАНИЕ
ВВЕДЕНИЕ
1. Анализ задания и разработка структурной (функциональной) схемы процессора.
2. Общее описание принципа работы процессора.
3. Временные диаграммы, описывающие выполнение микроопераций для каждой команды.
4. Содержательный алгоритм микропрограммы.
5. Синтез управляющего автомата на основе жесткой логики.
6. Создание описания отдельных узлов процессора и всего процессора средствами Active HDL.
7. Тестирование процессора и подтверждение правильности его работы с помощью временных диаграмм.
ВЫВОДЫ
ВВЕДЕНИЕ
В данной работе разрабатывается модель процессора выполняющего набор машинных команд.
ЭВМ с хранимой программой (stored program electronic computer) может быть определена как машина, обрабатывающая данные в соответствии с заранее определенными правилами (инструкциями); при этом программа (набор инструкций) и данные находятся в памяти машины. Для загрузки программы и данных в память, а также для вывода результатов обработки из памяти необходим какой-либо способ связи с внешними объектами. Этой цели служат устройства ввода-вывода.
Устройство управления ЭВМ управляет работой всей машины в целом. Оно принимает управляющую информацию от памяти, о том, какие действия надо осуществить и где в памяти расположены данные, над которыми должны производиться эти действия. После того как устройство управления определит, какую именно команду необходимо исполнить, оно выдает управляющие сигналы, позволяющие открыть и закрыть соответствующие вентили по всей системе, в результате чего данные, представленные в виде электрических сигналов, смогут поступать от одного функционального устройства к другому в процессе исполнения операции, заданной выбранной командой. Как только ALU заканчивает выполнять свою часть в данной операции, устройство управления может выдать необходимую управляющую информацию, разрешающую передачу результатов обратно в память или направляющую эти результаты к какому-нибудь устройству вывода; это делается для того, чтобы зафиксировать результаты на другом носителе, например на диске. В конце исполнения команды устройство управления заставляет машину выбрать и декодировать следующую команду.
Таким образом, каждой машиной управляют последовательности команд программы, написанной для решения конкретной задачи. Каждая из этих команд представляет собой простое обращение к устройству управления, сделанное для того, чтобы привести в действие встроенные в машину функциональные узлы (сумматор, регистры, счетчики), а также открыть и закрыть определенные вентили в цепях передачи данных; коммутация этих вентилей позволяет вводить в элементарные арифметические и логические функциональные узлы требуемые операнды, причем ввод их осуществляется в определенном порядке и в рамках определенной последовательности машинных циклов.
Устройство управления данного процессора необходимо построить на жёсткой логике. Конкретизировав задачу, определим, что необходимо выбрать схему процессора, и схему управляющего устройства. В данной работе будет использована схема процессора с одной магистралью.
Команды закодированы максимально просто, и не требуют больших ресурсов для своего выполнения. В тоже время данная схема имеет сравнительно небольшое количество элементов.
1 АНАЛИЗ ЗАДАНИЯ И РАЗРАБОТКА СТРУКТУРНОЙ (ФУНКЦИОНАЛЬНОЙ) СХЕМЫ ПРОЦЕССОРА
Разработать структурную схему процессора (операционного и управляющего автоматов) для выполнения набора машинных команд. Создать описание процессора на языке VHDL, провести тестирование.
Управляющий автомат должен представлять собой устройство с хранимыми в памяти микропрограммами управления ходом выполнения машинных команд.
Использовать одномагистральную структуру.
Реализовать следующие команды для исполнения в системе:
1. JMP # ;Переход в указанную часть программы
2. MOV A, #d ;Загрузка в аккумулятор константы
3. MOV Rn, #d ;Загрузка в регистр константы
4. RL А ;Сдвиг аккумулятора влево циклический
Примечание:
- обозначения команд процессора соответствуют мнемокодам языка ассемблера МК51.
- команды, могут размещаться в памяти в любой последовательности;
- константа #d размещается в следующем по порядку байте после команды;
- n – номер регистра 0 , 1, 2, 3;
- bit – 7, 6, 5, 4, 3, 2, 1, 0.
Структурная схема процессора показана на рис.1. В ней имеется двухвходовое АЛУ (хотя в этом нет необходимости в данном случае, однако это сделано для обеспечения универсальности данного устройства). Имеется банк из 4-х регистров общего назначения (РОН) R0-R3, которые работают только на запись в них, поскольку при настраивании их работы на чтение из них значительно усложнится общая структура автомата, возможно даже будет не возможно создать на одномагистральной шине.
В наличии блок интерпретации кода операции, построенный на счетчике шагов, а также на декодере инструкции и шифраторе, выдающий управляющие сигналы (AccIn, ALURL, RegIn, PCIn, PCInc, MBROut, IRIn, MemRd, Reset).
Все регистры являются 8-разрядными, таким образом, шина также будет 8-разрядной.
Рис. 1. Структурная схема процессора
2 ОБЩЕЕ ОПИСАНИЕ ПРИНЦИПА РАБОТЫ ПРОЦЕССОРА
Данный процессор с одномагистральной структурой выполняет указанный в задании набор команд.
К недостаткам такой схемы можно отнести низкую по сравнению с многошинными процессорами производительность, так как и для адресации и для передачи данных используется единственная шина. Но в данном случае адресация производится по содержимому программного счетчика, и по шине будет производиться только передача данных. Поэтому производительность такой системы будет не ниже, чем у многошинной.
На рис. 1 показана структурная схема процессора с одной магистралью.
Следует привести некоторые пояснения к этой схеме. Блок «Memory» содержит последовательность команд, которые принадлежат набору команд, приведенному в предыдущем разделе. Выполнение каких либо других команд не данном процессоре будет невозможно. Выборка команд из памяти производится следующим образом: адрес команды, содержащийся в программном счетчике, записывается в регистр адреса, а затем выдается на адресные входы блока памяти, что сопровождается выдачей управляющим устройством сигнала чтения из памяти. Данные из памяти считываются буферный регистр. После того, как выбранная из памяти команда попадает в буферный регистр, она выдается на внутрипроцессорную шину, откуда она записывается в регистр команд (IR). На этом выборка команды заканчивается. Эту последовательность действий принято называть фазой извлечения команды (Fetch).
Итак, после окончания фазы извлечения команды начинается фаза интерпретации команды. В зависимости от команды эта фаза может представлять собой, например, извлечение из памяти константы, необходимой для выполнения команды, сдвиг аккумулятора и т. д. В конце этой фазы процессор готов к выполнению команды. На этом начинается фаза выполнения.
Алгоритм выполнения команды в общем случае состоит из таких фаз:
1. Выборка команды
2. Интерпретация команды
3. Формирование адреса из команды
4. Выполнение команды
3 ВРЕМЕННЫЕ ДИАГРАММЫ, ОПИСЫВАЮЩИЕ ВЫПОЛНЕНИЕ МИКРООПЕРАЦИЙ ДЛЯ КАЖДОЙ КОМАНДЫ
Разработаем формат команды, способный закодировать операции:
| Код операции | Номер РОН | Не используются | |||||
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
Пронумеруем операции процессора:
| Код операции | Команды | |
| 0 | 0 | Jmp # |
| 0 | 1 | Mov A,# |
| 1 | 0 | Mov Rn,# |
| 1 | 1 | Rl A |
Временная диаграмма микроопераций выполнения команды JMP #d:
Временная диаграмма микроопераций выполнения команды MOV A, #d:
Временная диаграмма микроопераций выполнения команды MOV Rn, #d:
Временная диаграмма микроопераций выполнения команды RL A:
4 СОДЕРЖАТЕЛЬНЫЙ АЛГОРИТМ МИКРОПРОГРАММЫ
Опишем основные алгоритмы выполнения команд в процессоре по тактам с краткими пояснениями к каждой из них:
Переход в заданную часть кода (JMP #d)
1 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
2 MBROut, IRIn (загрузка из MBR, загрузка следующей команды)
3 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
4 MBROut, PCIn (загрузка из MBR)
5 Reset (сброс)
Загрузка константы в аккумулятор (MOV A, #d)
1 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
2 MBROut, IRIn (загрузка из MBR, загрузка следующей команды)
3 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
4 MBROut, AccIn, Reset (загрузка из MBR, загрузка в аккумулятор, сброс)
Загрузка константы в РОН (MOV Rn, #d)
1 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
2 MBROut, IRIn (загрузка из MBR, загрузка следующей команды)
3 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
4 MBROut, RegIn, Reset (загрузка из MBR, загрузка в РОН, сброс)
Сдвиг аккумулятора влево циклический (RL A)
1 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
2 MBROut, IRIn (загрузка из MBR, загрузка следующей команды)
3 MemRd, PCInc (чтение из памяти, инкремент программного счетчика)
4 MBROut (загрузка из MBR)
5 ALUOP, AccIn, Reset (выполнение операции, загрузка результата в аккумулятор, сброс)
5 СИНТЕЗ УПРАВЛЯЮЩЕГО АВТОМАТА НА ОСНОВЕ ЖЕСТКОЙ ЛОГИКИ
Структурная схема управляющего автомата на основе жесткой логики показана на рис. 2.