щих; ведомый не может управлять магистралью. Процедура обмена
сигналами между ведущим и ведомым позволяет модулям различного
быстродействия взаимодействовать через магистраль. Ведущий ма-
гистрали может отменить действия логики управления магист-
ралью, если ему необходимо гарантировать для себя использова-
ние циклов магистрали. Такая операция носит название "блокиро-
вания" магистрали; она временно предотвращает использование
магистрали другими ведущими.
Другой важной особенностью магистрали является возможность
подключения многих ведущих модулей с целью образования многоп-
роцессорных систем.
MULTIBUS I позволяет передать 8- и 16 разрядные данные и
оперировать с адресами длиной до 24 разрядов.
MULTIBUS II воспринимает 8-, 16- и 32-разрядные данные, а
адреса длиной до 32 разрядов. Протоколы магистралей MULTIBUS I
- 20 -
и II подробно описаны в документации фирмы Intel, которую сле-
дует тщательно изучить перед использованием этих магистралей в
какой - либо системе.
4.2 MULTIBUS I
MULTIBUS I фирмы Intel представляет собой 16-разрядную мно-
гопроцессорную систему, согласующуюся со стандартом IEEE 796.
На рис. 5 приведена структурная схема сопряжения с магистралью
MULTIBUS I. На рисунке не показана локальная шина и локальные
ресурсы МП 80386.
Рисунок 5 расположен на следующей странице.
Рис.5
- 21 -
╔═════════════╗
┌──────────────────────────────────────_║ ║
│ ┌────────────────────────╢ ║─────┐
│ │ ┌──────────────────────╢ 80386 ╟───┐ │
│ │ │ ┌─────────\ ║ │ │ Разре-
│ │ │ │ ┌───────/ ║ │ │ шение
│ │ │ │ │ ╚═╤═╤═════════╝ │ │ байта
│ Состояние│ │ Данные │ │ Адрес │ └───────┐ │ │
│ МП 80386│ │ МП 80386│ │ МП 80386│ ┌─────┐ │ │ │
│ │ │ │ │ │ │ │ │ │ │
│ │ │ │ │ │ │ │ │ │ │
┌──┴──────┐ ┌───\─/──┐ │ │ ┌─────\─/ ──┐ │ │ ┌──\─/──┐
│Генератор│ │ Логика │ │ │ │ Дешифратор│ │ │ │Логика │
│состояния│ │S0#-S1# │ │ │ │ адреса │ │ │ │ А0/А1 │
│ожидания │ │ │ │ │ └──────┬────┘ │ │ └──┬─┬──┘
└─────‑───┘ └───┬────┘ │ │ │ │ │ │ │
│ ┌─────────┴────┐ │ │ │ │ │ │ │
┌─┴─┼─────────┬────┼─────────┼─┼──────────┘ │ │ │ │
┌────────┐ ┌─────────┐ ┌─\ /──────┐ ┌\─/─────\─/──┐
│ Арбитр │ │ Контроллер│ │ Приемо- │ │ Адресные │
│магистрали│ │ магистрали│ │передатчик│ │ фиксаторы │
│ 82289 │ │ 82286 │ │ данных │ └─────────────┘
└──────────┘ └───────────┘ └──────────┘ ‑ ‑
‑ ‑ ‑ ‑ Данные │ │ Адрес
│ │ │ │ MULTIBUS │ │ MULTIBUS
═════════════════════════════════════════════════════════════════
MULTIBUS I
- 22 -
4.3 Пример интерфейса магистрали MULTIBUS I
Один из способов организации взаимодействия между МП 80386
и магистралью MULTIBUS I заключается в генерации всех сигналов
MULTIBUS I c помощью программируемых логических матриц (ПЛМ) и
схем ТТЛ. Проще использовать интерфейс, совместимый с МП
80286. Основные черты этого интерфейса описаны ниже.
Интерфейс магистрали MULTIBUS I состоит из совместимого с
МП 80286 арбитра магистрали 82288. Контроллер может работать
как в режиме локальной магистрали, так и в режиме MULTIBUS I;
резистор на входе МВ схемы 82288, подключенный к источнику пи-
тания, активизирует режим MULTIBUS I. Выходной сигнал MBEN де-
шифратора адреса на ПЛМ служит сигналом выбора обеих микросхем
82288 и 828289. Сигнал AEN # с выхода 82289 открывает выходы
контроллера 82288.
Взаимодействие между процессором 80386 и этими двумя уст-
ройствами осуществляется с помощью ПЛМ, в которые записаны
программы генерации и преобразования необходимых сигналов. Ар-
битр 82289 вместе с арбитрами магистрали других вычислительных
подсистем координирует управление магистралью MULTIBUS I,
обеспечивая управляющие сигналы, необходимые для получения
доступа к ней.
В системе MULTIBUS I каждая вычислительная подсистема пре-
тендует на использование общих ресурсов. Если подсистема зап-
рашивает доступ к магистрали, когда другая система уже исполь-
зует магистраль, первая подсистема должна ожидать ее освобож-
дения. Логика арбитража магистрали управляет доступом к ма-
гистрали всех подсистем. Каждая вычислительная подсистема име-
ет собственный арбитр магистрали 82289. Арбитр подключает свой
- 23 -
процессор к магистрали и разрешает доступ к ней ведущим с бо-
лее высоким или более низким приоритетом в соответствии с за-
ранее установленной схемой приоритетов.
Возможны два варианта процедуры управления занятием магист-
рали: с последовательным и параллельным приоритетом. Схема
последовательного приоритета реализуется путем соединения це-
почкой входов приоритета магистрали (BPRN #) и выходов приори-
тета магистрали (BPRO #) всех арбитров магистрали в системе.
Задержка, возникающая при таком соединении, ограничивает число
подключаемых арбитров. Схема параллельного приоритета требует
наличия внешнего арбитра, который принимает входные сигналы
BPRN # от всех арбитров магистрали и возвращает активный сиг-
нал BPRО # запрашивающему арбитру с максимальным приоритетом.
Максимальное число арбитров , участвующих в схеме с параллель-
ным приоритетом, определяется сложностью схемы дешифрации.
После завершения цикла MULTIBUS I арбитр, занимающий ма-
гистраль, либо продолжает ее удерживать, либо освобождает с
передачей другому арбитру. Процедура освобождения магистрали
может быть различной. Арбитр может освобождать магистраль в
конце каждого цикла, удерживать магистраль до тех пор пока не
будет затребована ведущим с более высоким приоритетом, или
освобождать магистраль при поступлении запроса от ведущего с
любым приоритетом.
Система MULTIBUS I с 24 линиями адреса и 16 линиями данных.
Адреса системы расположены в диапазоне 256 кбайт (между
F00000H и F3FFFFH), причем используются все 24 линии. 16 линий
данных представляют младшую половину (младшие 16 разрядов) 32-
разрядной шины данных МП 80386. Адресные разряды MULTIBUS I
- 24 -
нумеруются в шеснадцатеричной системе; А23-А0 В МП 80386 ста-
новятся ADR17# - ADR0# в системе MULTIBUS I. Инвертирующие ад-
ресные фиксаторы поразрядно преобразуют выходные сигналы адре-
са МП 80386 в адресные сигналы с низким активным уровнем для
магистрали MULTIBUS I.
Дешифратор адреса. Система MULTIBUS I обычно включает и об-
щую, и локальную память. Устройства ввода-вывода (УВВ) также
могут быть расположены как на локальной магистрали, так и на
MULTIBUS I. Отсюда следует, что: 1) пространство адресов МП
80386 должно быть разделено между MULTIBUS I и локальной ма-
гистралью и 2) должен использоваться дешифратор адресов для
выбора одной из двух магистралей. Для выбора магистрали MULTI-
BUS I требуются два сигнала:
1. Сигнал разрешения MULTIBUS I (MBEN) служит сигналом вы-
бора контроллера магистрали 82288 и арбитра магистрали 82289 в
схеме сопряжения с MULTIBUS I. Другие выходы ПЛМ дешифратора
служат для выбора памяти и УВВ на локальной магистрали.
2. Для обеспечения 16-разрядного цикла магистрали процессо-
ру 80386 должен быть возвращен активный сигнал размера шины
BS16#. К уравнению ПЛМ, описывающему условия возбуждения сиг-
нала BS16#, могут быть добавлены дополнительные члены для дру-
гих устройств, требующих 16-разрядной шины.
Ресурсы ввода-вывода, подключенные к магистрали MULTIBUS I,
могут быть отображены на отдельное пространство адресов вво-
да-вывода, независимых от физического расположения устройств
на магистрали I, либо отображены на пространство адресов памя-
ти МП 80386. Адреса УВВ, отображенных на пространство памяти,
должны декодироваться для возбуждения правильных команд вво-
- 25 -
да-вывода. Это декодирование должно осуществляться для всех
обращений к памяти, попадающих в область отображения адресов
ввода-вывода.
Адресные фиксаторы и приемопередатчики данных. Адрес во
всех циклах магистрали должен фиксироваться, потому что по
протоколу MULTIBUS I на адресных входах должен удерживаться
достоверный адрес по крайней мере 50 нс после того, как коман-
да MULTIBUS I становится пассивной. Сигнал разрешения адреса
(AEN#) на выходе арбитра магистрали 82289 становится активным,